图像处理应用提供了几个级别的固有并行性，即同意某种形式的处理。同意，可以通过两种方式：并行处理和流水线。这两种方法将简要概述，为全面的概述见例如[ 18 ] 。

并行处理是指并行计算的多个独立的结果从一个单一实例或若干情况的数据。对于大多数算法，一套输入数据可以分割之前，处理和分配到不同的处理单元。在某些情况下，最终合并的步骤的计算全球性的结果可能是必要的，需要有效的手段之间的通信并行处理器。数据并行处理达到最高速度相当于数额情况的数据并行。因此，为典型的图像大小并行处理的部分或单像素提供了机会，很大程度的同意，在以1000 。但是，利用这个有吸引力的机会，以加快计算的图像处理算法，架构必须包括一些算法要求在以下款。

流水线达到同意重叠以后计算步骤的时间。一般四个级别的流水，可在图像处理中的应用：算法，职能，用法和指示。

最大加速流水线是由若干管道阶段。在算法级别的一些可能的阶段是在为10 。计算每个算法通常采用三至四年的算法功能。进行手术的次数每功能和输入数据很少超过4个。指令管线加快计算高达6-8阶段（ [ 19 ] ，第336页）。因此最大并行流水线小于10的任何水平。

但是，实际的加速，可以实现流水更小，由于管道的危险大大降低了硬件的利用率。最危险的管道是由于缺乏数据造成的延误，数据管道依赖加工和不同的执行速度的流水线单位。数据危险可降低正常大小的缓冲区。

在算法和功能级别然而，这些缓冲器可能会非常大，超过大小可行的单片集成。因此，有效的加速在这个层面上是远远少于可以实现最大限度地。操作和指令管线遭受相同类型的危险，但需要的缓冲区大小小。中的RISC风格的加载/存储架构的一个大型寄存器用于这一目的。此外，数据转发（ [ 19 ] ，第261页 ）减少数据的危险，并进一步增加管道加速接近极限。

2.2 .硬件要求

如前所述，加速实际实现并行在实际应用中是远小于理论最大。在本款中，我们将深入的原因。首先，损失加速的并行算法，并由于硬件性能必须加以区别。

除极少数情况下，应用包含固有的顺序部分不能加速并行。因此，加速，可以实现并行渐近办法的规定的上限关系的一些行动，以连续的总数业务（ Amdahls规则[ 20 ] ）。为了使执行速度的损失尽可能低，一个平行的架构也必须实现高顺序性能。

此外，以限制在规定的加速算法，损失的发生，因为结构不能够充分利用现有并行由于硬件的局限性。但是，试图利用每一个可能的机会为并行体系结构设计的复杂化，因此实际上减缓所有类型的算法。因此，典型的，广泛使用性能，必须查明并纳入，而这是不足以计算罕见的情况下以较少的速度没有重大损失，整个系统的性能。

数据级并行常常遇到这种情况，该业务适用于输入数据可能取决于数据本身，即每个并行处理单元必须能够执行不同的命令。许多共同的算法（如二值化，霍夫变换，量化等）包含这种类型的数据依赖行动。因此，处理单位的一个平行的图像处理器必须能够独立地选择指示，依赖于他们目前的数据。但是，应当指出，通常很少有替代指示进行，即过多的控制开销应当避免。

并行数据存取的所有并行处理单元是可行的重大加速的数据级并行。回忆支持多种并发访问必须由多个内存块，因为越来越多的回忆，以又大又慢，如果超过大约4读写端口是必需的。同时存取数据，分布在几个街区是不可行得不到冲突在许多情况下。矛盾的访问顺序必须与业绩产生重大影响。

大多数算法可以制订这样的，他们在不同的操作，矩形阶层或至少获得单像素定期在其输入数据的空间。部分可能重叠或定位相邻。这是显示在图.1 。获得单像素对应部分大小1 。

然而，并不是所有的数据存取到部分经常。例如组织规划或霍夫变换获得其输出数据空间不规则。但是，单独处理单位仍然可以分配不同阶层的数据空间，尽管这些部门可能会非常大（例如霍夫变换）或必须总结，形成最后的结果（如组织规划）。后者对应的分裂和合并并行的战略，需要处理单位之间的交流。通信可以很容易地映射经常并发读写操作（通信）部门，因此所涉及的访问类型的显示图.1 。

图1（省略）

共同的数据存取模式，各种各样的算法上文所述可归纳为三个要求的并行数据访问设施。实现高同意，他们应该支持：

    预先确定的，经常并行访问不同阶层，

预先确定的，经常访问的数据并行中端一个部分，

与非确定，非正规并行存取与动态计算地址。

最后产生的问题之间的关系灵活性的硬件，以支付概述算法要求和并行度，致力于每一级别的并行化。在加速减少所造成的部分过程序贯法可以表示为损失平均并行，即丧失利用并行处理单元。渴望等。查看[21]，提高效率的增加，并行，只要一些平行单位少于或等于平均并行及其相关水平的并行化。平均并行增加硬件的灵活性。因此，结构必须提供更多的灵活性，当并行增加。提出以另一种方式，但没有获得从单纯增加并行超出平均并行，这是低，如果由于缺乏灵活性，许多顺序加工零件的原因。另一方面，只要处理单元数量远远低于平均水平的并行性，灵活性可以减少基本要求没有显着着的性能损失。关于建筑设计这意味着一些并行处理单位及其相关的灵活性，应该是平衡的，例如说，一些平行单位秩序的平均并行及其相关水平的并行化。

 

3 . VLIW指令的RISC架构，并行数据路径阵列

拟议的超长指令字（ VLIW指令）架构，所谓“高度并行的DSP （ HIPAR - DSP ）的”使用的RISC风格的控制，在执行同一指令的若干并行数据路径流（ SIMD作风控制）。所有算术运算执行当地登记册。该处理器的可扩展性，第一个原型有4个并行数据路径，目前正在实现CMOS技术在下午12点06分，最后的版本， 16次并行的数据路径将在下午12时05的CMOS 。

3.1 .概述架构

该HiPAR ，数字信号处理器由一个控制单元，指令高速缓存，数据路径阵列，每一个单独的缓存数据路径，一个共同的记忆与矩阵式访问格式[ 231 ，一个单位的DMA ，一个ITAG （ IEEE标准1149.1 - 1990 ）兼容接口的测试和调试的宗旨和四个超链接自动路由功能支持多处理器系统。图。 2概述了处理器架构。

控制单元截取超长指令字（ 96bit ）的指令高速缓存，并启动了三个并行运作。一个负载或储存操作和两个算术运算或算术和一个控制操作是一种可执行在每个时钟周期。业务及相关单位将被解释的剩余部分。同时行动计划静态，即优化程序流是由编程环境，概述第4节。